本项目组织数十名长期从事处理器核架构设计、微体系结构、逻辑设计、性能模拟编译优化工作的专业研究人才,旨在研制一款产品级的高性能RISC-V 处理器核,探索RISC-V 架构的高效实现技术,积累RISC-V架构性能优化经验,促进国产CPU 突破传统指令架构格局限制,在新一波指令架构浪潮中保持领先。
项目研制成果:RISC-V高性能处理器核,实现高性能乱序超标量流水线;6指令同时译码、4路多发射、13宽度执行通路;64B分支预测带宽、256深度指令窗口,提高乱序执行能力;64KB一级指令、数据缓存;1MB私有二级缓存,64B每拍访存带宽。单核性能水平达到业界先进水平,SPEC CPU2006整数得分达到14分/GHz以上。
应用前景
项目成果基于RISC-V基本指令集,实现可配置、可扩展特性,基于统一指令集实现初步验证,完善软硬件开发工具链,为国产CPU在性能、功耗和生态建设等方面奠定技术基础。
随着本项目的实施,将探索RISCV指令集及扩展作为多场景统一指令集的可行性,高端产品级设计将丰富国产CPU的产品线,为国家的自主安全建设提供技术储备。随着RISC-V技术的日趋成熟,本项目将探索一条从处理器内核到硬件设计、操作系统、开发工具、基准测试等的完整解决方案,为基于RISC-V基本指令集的全自主生态建设探索一条可行的道路。
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